EDA考試復(fù)習(xí)模擬題

時(shí)間：2024-10-29 01:18:53 EDA技術(shù)培訓(xùn) 我要投稿

EDA考試復(fù)習(xí)模擬題

　　EDA考試即將開啟序幕，不知道大家復(fù)習(xí)好了沒?在此小編收集了一些復(fù)習(xí)題，供大家參考練習(xí)之用，希望對大家有所幫助。

EDA考試復(fù)習(xí)模擬題

　　1.一個(gè)項(xiàng)目的輸入輸出端口是定義在( )

　　A. 實(shí)體中;B. 結(jié)構(gòu)體中;C. 任何位置;D. 進(jìn)程中。

　　2. MAXPLUS2中編譯VHDL源程序時(shí)要求( )

　　A. 文件名和實(shí)體可以不同名;B. 文件名和實(shí)體名無關(guān);

　　C. 文件名和實(shí)體名要相同;D. 不確定。

　　3. VHDL語言中變量定義的位置是( )

　　A. 實(shí)體中中任何位置;B. 實(shí)體中特定位置;C. 結(jié)構(gòu)體中任何位置;D. 結(jié)構(gòu)體中特定位置。

　　4.可以不必聲明而直接引用的數(shù)據(jù)類型是( )

　　A. STD_LOGIC ;B. STD_LOGIC_VECTOR;C. BIT;D. ARRAY。

　　5. MAXPLUS2不支持的輸入方式是( )

　　A 文本輸入;.B. 原理圖輸入;C. 波形輸入;D. 矢量輸入。

　　6.大規(guī)�？删幊唐骷饕蠪PGA、CPLD兩類，下列對FPGA結(jié)構(gòu)與工作原理的描述中，正確的是( )

　　A. FPGA全稱為復(fù)雜可編程邏輯器件;B. FPGA是基于乘積項(xiàng)結(jié)構(gòu)的可編程邏輯器件;

　　C. 基于SRAM的FPGA器件，在每次上電后必須進(jìn)行一次配置;

　　D. 在Altera公司生產(chǎn)的器件中，MAX7000系列屬FPGA結(jié)構(gòu)。

　　7.下面不屬于順序語句的是( )

　　A. IF語句;B. LOOP語句;C. PROCESS語句;D. CASE語句。

　　8. VHDL語言是一種結(jié)構(gòu)化設(shè)計(jì)語言;一個(gè)設(shè)計(jì)實(shí)體(電路模塊)包括實(shí)體與結(jié)構(gòu)體兩部分，實(shí)體體描述的是( )

　　A. 器件外部特性;B. 器件的內(nèi)部功能;C. 器件的綜合約束;D. 器件外部特性與內(nèi)部功能。

　　9. 進(jìn)程中的信號賦值語句，其信號更新是( )

　　A. 按順序完成;B. 比變量更快完成;C. 在進(jìn)程的最后完成;D. 都不對。

　　10. 嵌套使用IF語句，其綜合結(jié)果可實(shí)現(xiàn)：( )

　　A. 帶優(yōu)先級且條件相與的邏輯電路;B. 條件相或的邏輯電路;C. 三態(tài)控制電路;D. 雙向控制電路。

　　參考答案：

　　1-5：ACDCD

　　6-10：CCACA

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