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高速Viterbi譯碼器的優(yōu)化和實(shí)現(xiàn)
摘要：大約束度卷積碼作為信道糾錯(cuò)編碼在通信中得到了廣泛的應(yīng)用，而其相應(yīng)的Viterbi譯碼器硬件復(fù)雜度大，限制了譯碼速度。分析了Viterbi譯碼器的結(jié)構(gòu)，優(yōu)化了各模塊，合理地組織了存儲(chǔ)器結(jié)構(gòu)，簡(jiǎn)化了接口電路。用FPGA實(shí)現(xiàn)Viterbi譯碼器，提高了譯碼器速度。Viterbi算法是一種基于最大后驗(yàn)概率的卷積譯碼算法，
應(yīng)用廣泛。CDMA的IS-95標(biāo)準(zhǔn)和WCDMA 3 GPP標(biāo)準(zhǔn)將卷積碼作為高速實(shí)時(shí)數(shù)據(jù)傳輸?shù)男诺兰m錯(cuò)編碼，使Viterbi譯碼器成為移動(dòng)通信系統(tǒng)的重要組成部分。
為保證糾錯(cuò)性能，卷積碼結(jié)束度一般選擇比較大的，在3 GPP中規(guī)定約束度K=9。出于實(shí)時(shí)性的考慮，移動(dòng)通信系統(tǒng)中對(duì)譯碼時(shí)延的要求比較高，需要高速譯碼器的支持。可是Viterbi譯碼算法的復(fù)雜度、所需存儲(chǔ)器容量與結(jié)束長(zhǎng)度成指數(shù)增長(zhǎng)關(guān)系，成為限制譯碼器速度的瓶頸。Viterbi譯碼器每解碼一位信息位就需對(duì)2 k-1個(gè)寄存器的狀態(tài)進(jìn)行路徑度量，并對(duì)相應(yīng)的存儲(chǔ)單元進(jìn)行讀寫(xiě)。這種情況下，可以采用狀態(tài)路徑存儲(chǔ)單元分塊的方法，以提高其譯碼性能，缺點(diǎn)是ACS單元與存儲(chǔ)器之間的接口電路十分復(fù)雜，不易實(shí)現(xiàn)。
本文分析和優(yōu)化了Viterbi譯碼器的結(jié)構(gòu)，提出了一種FPGA實(shí)現(xiàn)方案，簡(jiǎn)化了接口電路，提高了速度。用這種結(jié)構(gòu)實(shí)現(xiàn)的單片集成譯碼器譯碼速率達(dá)350kbps、時(shí)鐘頻率30MHz。以下先分析譯堿器總體結(jié)構(gòu)，然后對(duì)各模塊設(shè)計(jì)和實(shí)現(xiàn)做詳細(xì)說(shuō)明。
1 算法簡(jiǎn)述及譯碼器結(jié)構(gòu)
本文采用3 GPP標(biāo)準(zhǔn)規(guī)定的K=9，碼率r=1/2的(753,561)卷積碼，卷積編碼器送出的碼序列C，經(jīng)過(guò)信道傳輸后送入譯碼器的序列為R。譯碼器根據(jù)接受序列R，按最大似然準(zhǔn)則力圖找出正確的原始碼序列。
Viterbi譯碼過(guò)程可用狀態(tài)圖表示，圖1表示2個(gè)狀態(tài)的狀態(tài)轉(zhuǎn)移圖。Sj,t和Sj N/2,t表示t時(shí)刻的兩個(gè)狀態(tài)。在t 1時(shí)刻，這兩個(gè)狀態(tài)值根據(jù)路徑為0或者1，轉(zhuǎn)移到狀態(tài)S2j 1和S2j 1,t 1。每一種可能的狀態(tài)轉(zhuǎn)移都根據(jù)接收到的有噪聲的序列R計(jì)算路徑度量，然后選擇出各個(gè)狀態(tài)的最小度量路徑（幸存路徑）。Viterbi算法就是通過(guò)在狀態(tài)圖中尋找最小度量路徑向前回溯L步，最后得到的即為譯碼輸出。
本設(shè)計(jì)采用Xilinx Virtex600E FPGA芯片，在ALDEC公司的Active-HDL仿真環(huán)境下，用Verilog語(yǔ)言完成，并用Xilinx的ISE4綜合實(shí)現(xiàn)。Viterbi譯碼器系統(tǒng)框圖如圖2所示，主要由BMG(路徑計(jì)算模塊)、ACS(加比選模塊)、TB(路徑回溯模塊)、MMU（路徑存儲(chǔ)模塊）等部分組成。采用并行流水線結(jié)構(gòu)，各個(gè)模塊在控制信號(hào)統(tǒng)一監(jiān)控下工作，減少了讀取數(shù)據(jù)所需時(shí)間，充分發(fā)揮了FPGA高速計(jì)算的特性，提高了整個(gè)系統(tǒng)的效率。
2 子模塊的優(yōu)化和實(shí)現(xiàn)
2.1 ACS模塊
由于采用的卷積碼約束度K=9，在譯碼過(guò)程中，每一時(shí)刻有2k-1=256個(gè)狀態(tài)，512個(gè)度量路徑值，為了獲得高速率，需采用盡可能多的ACS單元。但由于實(shí)際應(yīng)用中需求電路面積小、功耗低，決定了ACS單元的數(shù)目不能太多。經(jīng)過(guò)實(shí)驗(yàn)證明，采用4個(gè)ACS單元并行處理，完成可以達(dá)到應(yīng)用要求。
圖3 度量路徑狀態(tài)分組圖
ACS單元用來(lái)計(jì)算選擇狀態(tài)的路徑度量。它需要不斷地讀出路徑度量作為操作數(shù)，然后將更新的度量寫(xiě)回各個(gè)狀態(tài)。由于采用4個(gè)ACS單元并行處理，為不造成流水線堵塞，如何對(duì)RAM中的度量數(shù)據(jù)進(jìn)行讀寫(xiě)是關(guān)鍵。如前述，本文采用狀態(tài)路徑存儲(chǔ)單元分塊的方法。將所有狀態(tài)分成4組，分別對(duì)應(yīng)于4個(gè)ACS。每次運(yùn)算時(shí)，4個(gè)ACS同時(shí)從各組狀態(tài)值中讀取數(shù)據(jù)進(jìn)行操作。
由圖1可知，狀態(tài)Sj和Sj 2/N在狀態(tài)轉(zhuǎn)移中同時(shí)得到兩個(gè)新?tīng)顟B(tài)S2J和S2j 1。因此為了ACS能夠同時(shí)取出這兩個(gè)狀態(tài)值，Sj和Sj 2/N必須存儲(chǔ)在不同的RAM組中。同樣，兩個(gè)計(jì)算出來(lái)的新?tīng)顟B(tài)S2j和S2j 1也應(yīng)如此。遵循這種準(zhǔn)則，則時(shí)也簡(jiǎn)化接口電路，采用如下的分組算法：假設(shè)待分配狀態(tài)=Sj=Sk-2Sk-1…S1S0，所對(duì)應(yīng)的RAM組為Rm，由于RAM共分成4組，則m=(Sk-2S1)S0（兩位二進(jìn)制數(shù)表示）。狀態(tài)分組圖如圖3所示，從中可以看出，從狀態(tài)S128開(kāi)始的后續(xù)狀態(tài)都有規(guī)律地交錯(cuò)位置存儲(chǔ)。由此，ACS單元和狀態(tài)路徑存儲(chǔ)單元的接口電路只需采用兩個(gè)2×2交換器，如圖4所示。每一個(gè)交換器上連著兩個(gè)ACS單元和兩個(gè)RAM組。
這兩個(gè)交換器由輸入狀態(tài)Sj的最高位Sk-2控制。當(dāng)Sk-2=1時(shí)，交換器交叉互聯(lián)，如果Sk-2為0時(shí)，各ACS和RAM直接相連。這種接口設(shè)計(jì)十分容易實(shí)現(xiàn)。
在Viterbi譯碼算法中，譯碼狀態(tài)的轉(zhuǎn)移導(dǎo)致度量的讀出和寫(xiě)入地址的不同，這樣用FPGA實(shí)現(xiàn)時(shí)就需要兩塊RAM采用乒乓模式實(shí)現(xiàn)。本文更新路徑存儲(chǔ)采用原位運(yùn)算方法，也就是找出狀態(tài)轉(zhuǎn)移的規(guī)律性，建立轉(zhuǎn)移后的新?tīng)顟B(tài)和轉(zhuǎn)移前的老狀態(tài)際址映射關(guān)系，使度量的更新在原位上進(jìn)行，使存儲(chǔ)空間減小一半。
2.2幸存路徑管理模塊
幸存路徑的存回溯是Viterbi算法關(guān)鍵的一步，最終的譯碼輸出從對(duì)幸存的回溯中得到。由于采用基2的狀態(tài)轉(zhuǎn)移算法，當(dāng)前時(shí)刻對(duì)應(yīng)的前序時(shí)刻狀態(tài)只有2個(gè)，所以在路徑回溯中采用1bit指針?biāo)惴āＲ簿褪钦f(shuō)，在每個(gè)狀態(tài)路徑更新時(shí)，只需寫(xiě)1bit路徑狀態(tài)轉(zhuǎn)移信
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