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一個嵌入式系統(tǒng)的Petri網(wǎng)模型與CPLD實(shí)現(xiàn)
摘要：將Ｐｅｔｒｉ網(wǎng)與ＶＨＤＬ結(jié)合，運(yùn)用Ｐｅｔｒｉ網(wǎng)建立硬件系統(tǒng)模型，然后采用ＶＨＤＬ語言進(jìn)行設(shè)計(jì)，最終下載到ＣＰＬＤ，成功地實(shí)現(xiàn)了整個硬件系統(tǒng)的邏輯控制器設(shè)計(jì)。Ｐｅｔｒｉ網(wǎng)是異步并發(fā)系統(tǒng)，沒有人為的控制流，直觀地表示了非確定性；且可以圖形化的方式描述復(fù)雜的系統(tǒng)，并可運(yùn)用數(shù)學(xué)工具進(jìn)行分析。因此，其在軟件系統(tǒng)的建模與仿真中得到廣泛應(yīng)用。Ｐｅｔｒｉ網(wǎng)自身具備的可運(yùn)行性方便了系統(tǒng)形式化描述級的模擬，可以用于表達(dá)不同抽象級上的系統(tǒng)概念并清楚地描述整個系統(tǒng)的運(yùn)作過程。筆者發(fā)現(xiàn)Ｐｅｔｒｉ網(wǎng)的應(yīng)用目前僅局限于軟件系統(tǒng)的設(shè)計(jì)，例如網(wǎng)絡(luò)協(xié)議、物流管理等，而在硬件系統(tǒng)中卻很少涉足。硬件系統(tǒng)隨著功能的日益增強(qiáng)，其功能描述也越來越復(fù)雜。基于硬件系統(tǒng)描述的ＶＨＤＬ語言以其強(qiáng)大的硬件描述能力，已被廣大科研工作者所采用。ＶＨＤＬ語言也適用于描述異步并發(fā)系統(tǒng)，因此可與Ｐｅｔｒｉ網(wǎng)建立的模型聯(lián)系起來。
本文采用自頂向下與層次分析相結(jié)合的設(shè)計(jì)方法?用Ｐｅｔｒｉ網(wǎng)的一個子類Ｃ／Ｅ系統(tǒng)（條件／事件系統(tǒng)）對視頻輸入卡的邏輯控制器建立模型。針對控制器Ｃ／Ｅ模型中關(guān)心和需要觀察的變量，確定ＶＨＤＬ描述的實(shí)體和端口，由Ｃ／Ｅ系統(tǒng)網(wǎng)的拓?fù)浣Y(jié)構(gòu)確定條件和事件間的邏輯關(guān)系，構(gòu)造ＶＨＤＬ語言中的結(jié)構(gòu)體。采用ＥＤＡ開發(fā)工具ＭＡＸ＋ＰＬＵＳ ＩＩ進(jìn)行代碼設(shè)計(jì)，邏輯綜合，并對設(shè)計(jì)進(jìn)行仿真，最后下載到ＣＰＬＤ，驗(yàn)證了邏輯控制器設(shè)計(jì)的正確性。
圖1 視頻輸入卡結(jié)構(gòu)框圖
１ 應(yīng)用背景及控制器功能要求
圖１為某一視頻輸入卡結(jié)構(gòu)框圖。前端視頻信號經(jīng)過解碼、緩沖后，將數(shù)據(jù)送入ＤＳＰ處理。其中由邏輯控制器協(xié)調(diào)各部分之間的運(yùn)作。從圖１中可以看出，邏輯控制器與視頻切換、視頻解碼、視頻數(shù)據(jù)緩存以及ＤＳＰ等部分存在聯(lián)系，歸納起來需要完成五個基本功能：視頻通道切換控制；插入行標(biāo)志信息；ＦＩＦＯ的初始化操作；寫ＦＩＦＯ；讀ＦＩＦＯ。
要完成上述五個基本功能，必須保證每個功能與另一功能之間不存在沖突，但允許存在并發(fā)行為，同時它們之間的邏輯順序應(yīng)保持一致。因此需要一個主控模塊協(xié)調(diào)各部分的操作。各功能部分之間的邏輯關(guān)系比較復(fù)雜，涉及到圖像數(shù)據(jù)的行同步以及場同步等問題，一旦出錯，則接收的就不是有效的圖像數(shù)據(jù)，后續(xù)工作也不能正常進(jìn)行。為此，首先建立Ｐｅｔｒｉ網(wǎng)模型，并運(yùn)用數(shù)學(xué)工具進(jìn)行分析，最后采用ＶＨＤＬ語言實(shí)現(xiàn)。
２ 控制器Ｐｅｔｒｉ網(wǎng)模型
應(yīng)用Ｐｅｔｒｉ網(wǎng)的一個子類Ｃ／Ｅ建立視頻輸入卡的邏輯控制器模型�？刂破鲗�(shí)現(xiàn)的五大功能，在滿足各自條件的情況下，能夠正確地完成相關(guān)操作。如果將每個功能展開進(jìn)行Ｐｅｔｒｉ網(wǎng)模型設(shè)計(jì)，將會使整個Ｃ／Ｅ系統(tǒng)的節(jié)點(diǎn)過多。節(jié)點(diǎn)一多，則不易分析其性質(zhì)和計(jì)算它的可達(dá)樹、不變量等參數(shù)。Ｐｅｔｒｉ網(wǎng)特有的直觀易懂、適于交流的圖形表示也就失去了意義。采用層次分析的方法，首先在頂層根據(jù)各功能要求建立一個Ｐｅｔｒｉ網(wǎng)模型，然后在各個模塊內(nèi)部建立更詳細(xì)的子模型。鑒于頂層和底層的分析方法類似，只將頂層模型展開討論。網(wǎng)絡(luò)的一些動態(tài)特性，如庫所與變遷的含義如表１所示。
表1 庫所和變遷的含義
邏輯控制器頂層Ｐｅｔｒｉ網(wǎng)模型如圖２所示。該模型是一個基本網(wǎng)系統(tǒng)，其狀態(tài)元素稱為條件，變遷元素稱為事件。事件的發(fā)生改變條件的狀態(tài)（成真與否），引起信息在網(wǎng)上的流動?１?。由條件和事件組成的有向網(wǎng)通常表現(xiàn)為三元組（Ｂ，Ｅ；Ｆ），其中Ｂ為條件集，Ｅ為事件集。同時該模型還滿足如下條件：
·（Ｂ，Ｅ；Ｆ）為簡單網(wǎng)；
·Ｂ中每個條件都有機(jī)會成真，也有機(jī)會成假；
·Ｅ中每個事件都有機(jī)會發(fā)生；
·由初始情態(tài)ｃｉ導(dǎo)出的可達(dá)情態(tài)集是完全可到達(dá)關(guān)系Ｒ下的等價類。
因此，該模型還是一個Ｃ／Ｅ系統(tǒng)。在Ｐｅｔｒｉ網(wǎng)仿真軟件Ｖｉｓｕａｌ Ｏｂｊｅｃｔ Ｎｅｔ＋＋中進(jìn)行仿真測試，結(jié)果表明該模型能很好地描述控制器各部分之間的邏輯關(guān)系。
３ ＶＨＤＬ程序的基本單元設(shè)計(jì)
ＣＰＬＤ（復(fù)雜可編程邏輯器件）是處于并行工作方式的基本電路單元構(gòu)成的高速、大規(guī)模集成器件，可作為一種并發(fā)系統(tǒng)模型與Ｐｅｔｒｉ網(wǎng)建立聯(lián)系。ＶＨＤＬ作為一種硬件描述語言，支持行為描述、數(shù)據(jù)流描述和結(jié)構(gòu)化描述等多種描述方法，可以用并行和順序多種語句方式描述實(shí)際的系統(tǒng)，并可采用ＶＨＤＬ的并行語句描述Ｃ／Ｅ系統(tǒng)中條件／事件間的并發(fā)關(guān)系，用ＶＨＤＬ的順序語句描述條件／事件間的順序約束機(jī)制，為解決Ｃ／Ｅ系統(tǒng)中的有效沖突提供了可行的方法。
ＶＨＤＬ語言程序設(shè)計(jì)的基本單元稱為一個基本設(shè)計(jì)實(shí)體，其主要由實(shí)體說明（ｅｎｔｉｔｙ ｄｅｃｌａｒａｔｉｏｎ）和構(gòu)造體（ａｒｃｈｉｔｅｃｔｕｒｅ ｂｏｄｙ）兩部分構(gòu)成。實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的輸入輸出接口信號或引腳。根據(jù)該控制器的Ｃ／Ｅ系統(tǒng)中關(guān)心和需觀察的變量選擇系統(tǒng)的輸入和輸出信號，以確定基本設(shè)計(jì)單元的實(shí)體及其端口。在控
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